Digitaltechnik Formelsammlung

4 ^ei

* kann Spuren von Katzen enthalten nicht für Humorallergiker geeignet alle Angaben ohne Gewehr

^*

Digitaltechnik

1 Moore’sches Gesetz

•alle 18-24 Monate verdoppelt sich die Anzahl der Transistoren auf gleicher Fl¨ache

•Exponentielles Wachstum der Transistorzahl, exponentieller R¨uckgange des Preises pro Tran- sistor

•Herstellungskosten (Fixkosten, Variable Kosten, Technologiefaktor), Entwicklerproduktivit¨at, Verlustleistungsdichte

2 Einheiten

Potenz Vorsatz

10¹² T

10⁹ G

10⁶ M

10³ k

10² h

10¹ da

Potenz Vorsatz

10⁻¹ d

10⁻² c

10⁻³ m

10⁻⁶ µ

10⁻⁹ n

10⁻¹² p 10⁻¹⁵ f

Hz s⁻¹

N kgms⁻²

J N m=V As W V A=J s⁻¹

C As

V J C⁻¹ F CV⁻¹ Ω V A⁻¹ H V sA⁻¹

Bit−−^·8→Byte−−−−→^·1024 kByte−−−−→^·1024 M Byte

3 Boolsche Algebra

3.1 Boolesche Operatoren (Wahrheitstabelle WT)

x y AND OR XOR NAND NOR EQV

x·y x+y x⊕y x·y x+y x⊕y

0 0 0 0 0 1 1 1

0 1 0 1 1 1 0 0

1 0 0 1 1 1 0 0

1 1 1 1 0 0 0 1

Konfiguration:f=c₁+c₂+c₃⇒cov(f) = c₁, c₂, c₃

3.2 Gesetze der booleschen Algebra

Boolesche Algebra Mengenalgebra

(0,1;·,+, x) (P(G);∩,∪, A;G,∅)

Kommutativ x·y=y·x A∩B=B∩A

x+y=y+x A∪B=B∪A

Assoziativ x·(y·z) = (x·y)·z (A∩B)∩C=A∩(B∩C) x+ (y+z) = (x+y) +z (A∪B)∪C=A∩(B∪C) Distributiv x·(y+z) =x·y+x·z A∩(B∪C) = (A∩B)∪(A∩C)

x+ (y·z) = (x+y)·(x+z) A∪(B∩C) = (A∪B)∩(A∪C)

Indempotenz x·x=x A∩A=A

x+x=x A∪A=A

Absorbtion x·(x+y) =x A∩(A∪B) =A

x+ (x·y) =x A∪(A∩B) =A

Neutral x·1 =x A∩G=A

x+ 0 =x A∪ ∅=A

Dominant x·0 = 0 A∩ ∅=∅

x+ 1 = 1 A∪G=G

Komplement x·x= 0 A∩A=∅

x+x= 1 A∪A=G

x=x A=A

De Morgan x·y=x+y A∩B=A∪B

x+y=x·y A∪B=A∩B

3.3 Boolesche Funktionen

f:{0,1}ⁿ→ {0,1} f(x) =f(x₁, x₂, . . . , x_n)

EinsmengeFvonf:F={x∈ {0,1}ⁿ|f(x) = 1}

NullmengeFvonf:F={x∈ {0,1}ⁿ|f(x) = 0}

Kofaktor bez¨uglich

•x_i:f_xi=f|_xi=1=f(x₁, . . . ,1, . . . , x_n)

•x_i:f_xi=f|_xi=0=f(x₁, . . . ,0, . . . , xn)

Eigenschaften vonf(x)

•tautologisch⇔f(x) = 1 ∀x∈ {0,1}ⁿ

•tautologisch⇔f(x) = 1 ∀x∈ {0,1}ⁿ

•kontradiktorisch⇔f(x) = 0 ∀x∈ {0,1}ⁿ

•unabh¨angig vonx_i⇔f_xi=f_xi

•abh¨angig vonx_i⇔f_xi6=f_xi

3.4 Multiplexer

f=x·a+x·b (2 Eing¨angea, bund 1 Steuereingangx) f=x1x2a+x1x2b+x1x2c+x1x2d (Eing¨ange:a, b, c, dSteuerung:x1,x2)

3.5 Wichtige Begriffe

Wichtige Begriffe: Definition Bemerkung

Signalvariable x ˆx∈

0,1

Literal l_i=x_ioderx_i i∈I0=

1, ..., n Minterme,0-Kuben M0C3m_j= Q

i∈I0

l_i |M0C|= 2ⁿ

d-Kuben MC3c_j= Q

i∈Ij⊆I0

l_i |MC|= 3ⁿ

Distanz δ(c_i, c_j) =

l

l∈c_i∧l∈c_j δ_ij=δ(c_i, c_j)

Implikanten M I=

c∈M C c⊆f Primimplikanten M P I=

p∈M I

p6⊂c∀c∈M I M P I⊆M I⊆M C

SOP (DNF) eine Summe von Produkttermen Terme sind ODER-verkn¨upft POS (KNF) ein Produkt von Summentermen Terme sind UND-verkn¨upft CSOP (KDNF) Summe aller Minterme WT: 1-Zeilen sind Minterme CPOS (KKNF) Menge aller Maxterme WT: 0-Zeilen negiert sind Maxterme VollSOP (nur 1) Menge aller Primimplikanten Bestimmung siehe Quine Methode

oder Schichtenalgorithmus MinSOP (min. 1) Minimale Summe v. Primimplikanten durch ¨Uberdeckungstabelle FPGA: Field Programmable Gate Array

LUT: Look Up Table

4 Beschreibungsformen

4.1 Disjunktive Normalform/Sum of products (DNF/SOP)

Eins-ZeilenalsImplikanten(UND) schreiben und alle Implikanten mitODERverkn¨upfen:

Z=A·B+C·D

4.2 Konjunktive Normalform/Product of sums (KNF/POS)

Null-Zeilen negiert als Implikat(ODER) schreiben und alle ImplikatenUNDverkn¨upfen:

Z= (A+C)·(A+D)·(B+C)·(B+D)

4.3 Umwandlung in jeweils andere Form

1. Doppeltes Negieren der Funktion:Z=A·B+C·D

2. Umformung “untere“ Negation (DeMorgan) :Z=A·B·C·D= (A+B)·(C+D) 3. Ausmultiplizieren:Z= (A+B)·(C+D) =A·C+A·D+B·C+B·D 4. Umformung “obere“ Negation (DeMorgan) :

Z=AC·AD·BC·BD= (A+C)·(A+D)·(B+C)·(B+D) Analog von KNF (POS) nach DNF (SOP).

5 Logikminimierung

5.1 Nomenklatur

•m_iMinterm: UND-Term in dem alle Variablen vorkommen (aus KDNF)

•M_iMaxterm: ODER-Term in dem alle Variablen vorkommen (aus KKNF)

•c_iImplikant: UND-Term in dem freie Variablen vorkommen k¨onnen

•CiImplikat: ODER-Term in dem freie Variablen vorkommen k¨onnen

•p_iPrimimplikant: UND-Term mit maximal freien Variablen

•P_iPrimimplikat: ODER-Term mit maximal freien Variablen

5.2 Karnaugh-Diagramm

Vorteile: sehr anschaulich

Nachteile: Gray-Kodierung notwendig, nur wenige Inputvariablen

Zyklische Gray-Codierung: 2dim:00,01,11,103dim:000,001,011,010,110,111,101,100 z^xy 00 01 11 10

0 1 0 0 0

1 X 1 1 0

Gleiche Zellen zusammenfassen: z.B.xy+y·z

Don’t Care Werte ausnutzen!

5.3 Quine Methode

Vorteile: automatisierbar (DEA/FSM), beliebig viele Inputvariablen

Nachteile: viele paarweise Vergleiche, Erweiterung auf KKNF oder KDNF notwendig, viele Min- und Maxterme

geg.: DNF/KNF oder Wertetabelle vonf(x) ges.: alle Primimplikantenp_i(VollSOP) Spezielles Resoltuionsgesetz:x·a+x·a=a Absorptionsgesetz:a+a·b=a

1. kanonische Form (KKNF/KDNF) bestimmen (z.B.f(x, y, z) =xy=xyz+xyz) 2. Alle Min-/Maxterme in Tabelle eintragen (Index von m ist (bin¨ar)Wert des Min-/Maxterms),

sortieren nach der Anzahl der positiven Literale (=Klasse)

Homepage: www.latex4ei.de - Fehler bittesofortmelden. Emanuel Regnath (Emanuel.Regnath@tum.de), Martin Zellner (martin.zellner@mytum.de), Hendrik B¨ottcher (hendrik.boettcher@tum.de) (Gek¨urzt, ¨uberarbeitet - lukas.kompatscher@tum.de) Stand: 13.2.2019 1

3. 1-Kubus: Minterme die sich um eine Negation unterscheiden, zu einem Term verschmelzen (Resolutionsgesetz), dabei notieren aus welchen 0-Kuben er besteht und alle verwendeten 0-Kuben abhaken

4. Der 1-Kubus muss zusammenh¨angend sein! (d.h. alle 1-Kubus Minterme m¨ussen zusam- menh¨angen)

5. Wenn m¨oglich 2-Kubus bilden.

6. Wenn keine Kubenbildung mehr m¨oglich→Nicht abgehakte Kuben sind Primimplikanten Beispiel (Quine Methode):

0-Kubus A 1-Kubus R A 2-Kubus A

m₁ x₁x₂x₃ √

x₂x₃ m₁&m₅ p₁ m₄ x₁x₂x₃ √

x₁x₂ m₄&m₅ √

x₁ p₂ m₅ x₁x₂x₃ √

x₁x₃ m₄&m₆ √ m₆ x₁x₂x₃ √

x₁x₃ m₅&m₇ √ m₇ x₁x₂x₃ √

x₁x₂ m₆&m₇ √

⇒f(x₁, x₂, x₃) =p₁+p₂=x₂x₃+x₁

5.4 Resolventenmethode

Vorteile: Keine KDNF Notwendig, skaliert f¨ur viele Inputvariablen Ziel: alle Primimplikanten

Wende folgende Gesetze an:

Absorptionsgesetz:a+ab=a

allgemeines Resolutionsgesetz:x·a+x·b=x·a+x·b+ab Anwendung mit Schichtenalgorithmus

1. schreibe die Funktionfin die 0. Schicht

2. bildealle m¨oglichenResolventen aus der 0. Schicht und schreibe sie in die n¨achste Schicht als ODER Verkn¨upfungen (Resolventen zuf”hinzuf¨ugen”)

3. ¨uberpr¨ufe ob Resolventen aus der 1. Schicht Kuben aus Schicht 0 ¨uberdecken(Absorbtion) und streiche diese Kuben aus Schicht 0

4. Schicht i besteht aus den m¨oglichen Resolventen von Schicht 0 bis(i−1). Abgestrichene Kuben aus vorherigen Schichten brauchennichtmehr beachtet werden.

5. Sobald in der i-ten Schicht +1 steht oder keine weiteren Resolventen gebildet werden k¨onnen, ist man fertig.⇒alle nicht ausgestrichenen Terme bilden die VollSOP

f(x₁, . . . , xn) Schicht

x·w+x·w+x·y·w·z+x·y·w·z+y·w·z 0

+w+y·w·z 1

+w·z 2

+w 3

5.5 ¨ Uberlagerung Bestimmung der MinSOP

Geg: CSOP/KDNF (P

m_i) und VollSOP (P

p_i) Ges: MinSOP (Minimalform)

¨Uberdeckung: C= (m0⊆p1) ·(m₂⊆p1+m2⊆p2) = 1^!

C= τ₁ ·(τ₁+τ₂) =τ₁+τ₁τ₂=τ₁ Alternativ: Mit ¨Uberdeckungstabelle bestimmen. Bsp:

Minterme

Primterme m₁ m₂ . . . m_N L(p_i)

p₁ √

L(p₁) p2

√ √

L(p2) ..

.

.. .

p_K √

L(p_K) K: Anzahl der Primterme

N: Anzahl der Minterme

L(p_i): Kosten/L¨ange der Primimplikanten

Vorgehen: erst alle¨uberdeckendenSpalten, dann alle¨uberdecktenZeilen streichen.

6 Halbleiter

Isolator Metall undotiert N-Typ P-Typ

Ladungstr¨ager Keine e⁻ e⁻/e⁺ e⁻ e⁺

Leitf¨ahigkeit Keine Sehr hoch ∝T Hoch Mittel

7 MOS-FET’s

MetalOxideSemiconductorFieldEffektTransistor

n n

p

+

Substrat(Si) Si-Oxid iG

iS iD

V_DS VGS

Drain Source Gate

(Poly-Si)

+

VP inch−Of f=V_GS−V_th

U

_th

=U

_DS

U

_GS

–U

_th

I

_D

U

_GS

UGS=2V UGS=4V UGS=6V

7.1 Bauteilparameter

Verst¨arkung: β=K^0W_L mitK⁰=^µεoxε0_t

0x [β] = ^A V2 Kanalweite W

Kanall¨ange L

Elektronenbeweglichkeit µ µn≈250·10^−4m_{V s}²,µp≈100·10^−4m_{V s}² rel. Dielektrizit¨at des Gateoxyds ε_ox≈3,9

Dielektrizit¨atskonstante ε₀= 8.8541878·10^{−12 A s}_{V m} Gateoxyddicke t_ox

Verst¨arkung β= ^µnεoxε0 tox ·^W

L =K^0W_L = ^µnCG L2 Kapazit¨at C_G=ε_oxε₀^{W L}

tox Verz¨ogerungszeit t_pHL∝ ^CLtoxLp

Wpµpεox(VDD−|Vth|)

•große Kanalweite⇒große Drain-St¨orme

⇒schnelle Schaltgeschwindigkeit (dai_d∝β∝^W_L) Aber: große Fl¨ache.

•nMos schaltet schneller als pMOS, da nMOS und pMOS unterschiedliche Majo- rit¨atsladungstr¨ager haben. Die Beweglichkeit der L¨ocher ist im Allgemeinen geringer als die der Elektronen.

7.2 Drainstrom

nMos(p-dotiertes Substrat, n-dotierte Drain/Source), schlechter pull up (Pegeldegenerierung)

I_d=















0, f¨urUgs−U_th≤0 (Sperrber.)

β[(u_gs−U_th)·u_ds−¹₂u²_ds], f¨ur0≤U_gs−U_th≥u_ds(linearer Ber.) 1

2β·(u_gs−U_th)², f¨ur0≤U_gs−U_th≤u_ds(S¨attigungsber.) pMos(n-dotiertes Substrat, p-dotierte Drain/Source), schlechter pull down (Pegeldegenerierung)

I_d=















0, f¨urU_gs−U_th≥0 (Sperrber.)

−β[(u_gs−U_th)·u_ds−¹

2u²_ds], f¨ur0≥Ugs−U_th≤u_ds(linearer Ber.)

−¹

2β·(ugs−U_th)², f¨ur0≥Ugs−U_th≥u_ds(S¨attigungsber.)

7.3 pMos und nMos

S S

G G

D VDD

VGS GND VDS

VGS

VDS

Transistor Source liegt immer am V_GS, V_DS, I_D Substrat pMos

normally on

h¨oheren Potential <0 +(V_DD)

nMos

normally off niedrigeren Potential >0 −(GN D)

8 CMOS - Logik

Vorteil:(Fast) nur bei Schaltvorg¨angen Verlustleistung - wenig statische Verluste Drei Grundgatter der CMOS-Technologie:

NOT (2 Trans.) NAND (4 Trans.) NOR (4 Trans.)

Z V

DD

A

GND GND

Y

A B

A B

V

DD

GND

A

A B

B V

DD

Y

FallsGN DundV_DDvertauscht w¨urden, dannN AN D→AN DundN OR→OR Allerdings schlechte Pegelgenerierung.

8.1 Gatterdesign

Netzwerk Pull-Down Pull-Up

Transistoren nMos pMos

AND Serienschaltung Parallelschaltung OR Parallelschaltung Serienschaltung

1. M¨oglichkeit: Direkt; ggf. Inverter vor die Eing¨ange und Ausg¨ange schalten.

2. M¨oglichkeit: Mit boolescher Algebra die Funktion nur mit NAND und NOR darstellen.

8.2 CMOS Verlustleistung

InverterschaltvorgangV_A: 0→1:

V

tn

I

_short

V

_DD

V

_DD

–|V

tp

|

on off

P

on

N V

Z off

–I

cap

V

_A

I

_stat

Dynamische Verlustleistung P_dyn=P_cap+P_short Kapazitive Verluste P_cap=α₀₁f C_LV_DD²

Kurzschlussstrom P_short=α₀₁f β_nτ(V_DD−2V_tn)³ Schalth¨aufigkeit α_0→1= Schaltvorg¨ange(pos. Flanke)

# Betrachtete Takte Schalth¨aufigkeit (periodisch) α=^fswitch_f

Abh¨angig von den Signalflanken, mit Schaltfunktionen verkn¨clk upft

≈ V_DD1/∝Schaltzeit:^VDD2 VDD1= ^tD1

tD2(bei Schaltnetzent_log) Verz¨ogerungszeit∝ ^CLtoxLp

Wpµpε(VDD−Vth)

Steigend mit: Kapazitiver Last, Oxiddicke, Kanall¨ange, Schwellspannung

Sinkend mit: Kanalweite, Ladungstr¨ager Beweglichkeit, Oxyd Dielektrizit¨at, Versorgungsspannung Statische Verlustleistung Pstat: Sub-Schwellstr¨ome, Leckstr¨ome, Gate-Str¨ome Abh¨angigkeit:

V_DD↑:Pstat↑ V_th↑:Pstat↓ (aber nicht proportional)

9 Volladdierer (VA)/Ripple-C(u)arry-Adder A B

C

in

S C

out

Generateg_n=a_n·b_n

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Propagatep_n=a_n⊕b_n

SummenbitS_n=c_n⊕p_n=a_n⊕b_n⊕c_n Sn=anbncn+anbncn+anbncn

| {z }

genau ein Eingang high

+ anbncn

| {z } alle Eing¨ange high

(Ungerade Anzahl von Eing¨angen 1)

Carry-outc_n+1=cn·pn+gn c_n+1=anbncn+anbncn+anbncn

| {z }

zwei Eing¨ange 1

+ anbncn

| {z } drei Eing¨ange 1

(Mindesten zwei Eing¨ange 1)

Laufzeiten t_sn=

(t_cn+t_xor t_cn> t_xor 2t_xor sonst

t_cn+1=







t_and+tor an=bn= 1 (gn= 1) txor+t_and+tor an=bn= 0 (pn= 0, gn= 0) t_cn+t_and+t_or a_n6=b_n (p_n= 1)

10 Sequentielle Logik

Logik mit Ged¨achtnis (Speicher).

10.1 Begriffe/Bedingungen

t_Setup Stabilit¨atszeit vor der aktiven Taktflanke t_hold Stabilit¨atszeit nach der aktiven Taktflanke

t_c2q Eingang wird sp¨atestens nacht_c2qam Ausgang verf¨ugbar Min. Taktperiode t_clk≥t_1,c2q+t_logic,max+t_2,setup

Max. Taktfrequenz fmax= j 1

tclk k

(Nicht aufrunden)

Holdzeitbedingung t_hold≤t_c2q+t_logic,min→Dummy Gatter einbauen Durchsatz ^1Sample

tclk,pipe =f

Latenz t_clk·#Pipelinestufen (das zwischen den FFs)

10.2 Pipelining

Nur bei synchronen(taktgesteuerten) Schaltungen m¨oglich!

•Aufteilen langer kombinatorischer Pfade durch Einf¨ugen zus¨atzlicher Registerstufen

→M¨oglichst Halbierung des l¨angsten Pfades

•Zeitverhalten beachten (evtl. Dummy-Gatter einf¨ugen)

•Durchsatz erh¨oht sich entsprechend der Steigerung der Taktfrequenz

•Gesamtlatenz wird eher gr¨oßer

•Taktfrequenz erh¨oht sich

10.3 Parallel Processing

Durchsatz = ^#Modul

tclk,Modul =f Latenz =t_clk

•Paralleles, gleichzeitiges Verwenden mehrere identischer Schaltnetze

•Zus¨atzliche Kontrolllogik n¨otig (Multiplexer)

•Taktfrequenz und Latenz bleiben konstant

•Durchsatz steigt mit der Zahl der Verarbeitungseinheiten ABER: deutlich h¨oherer Ressourcenverbrauch

11 Speicherelemente

Fl¨uchtigSpeicherinhalt gehen verloren, wenn VersorgungsspannungV_DDwegf¨allt - Bsp: *RAM Nicht Fl¨uchtigSpeicherinhalt bleibt auch ohneV_DDerhalten - Bsp: Flash

AsynchronDaten werden sofort geschrieben/gelesen.

SynchronDaten werden erst mitclk0→1geschrieben.

DynamischOhne Refreshzyklen gehen auch bei angelegterV_DDDaten verloren - Bsp: DRAM StatischBeh¨alt den Zustand bei solangeV_DDanliegt (keine Refreshzyklen n¨otig) - Bsp: SRAM Bandbreite:Bitanzahl, die gleichzeitig gelesen/geschrieben werden kann.Latenz:Zeitverz¨ogerung zwischen Anforderung und Ausgabe von Daten. Zykluszeit: Minimale Zeitdifferenz zweier Schreib/Lesezugriffe.

Speicherkapazit¨at=Wortbreite·2Adressbreite

11.1 Speicherzelle/Register

Ring aus zwei Invertern.

11.2 Latch

Set-Reset Latch:

Zwei gegenseitig r¨uckgekoppelte NAND-Gatter.0an R/S schaltet.

Enable-Latch: ¨andert Speicherzustand auf D nur wenne= 1

e Q

0 Q

1 D

11.3 Flip-Flop

Besteht aus zwei enable-Latches

Flip-Flop:¨Andert Zustand bei steigender/(fallender) Taktflanke.

clk Q Q

0→1 D D

sonst Q Q

12 Automaten

DFA 6-Tupel

I, O, S, R, f, g

I Eingabealphabet O Ausgabealphabet

S Menge von Zust¨anden R⊆S Menge der Anfangszust¨ande f:S×I→S ¨Ubergangsrelation

g Ausgaberelation

f(s,i) S g(s)

S

₁

S

₂

S

₃

i

₁₁

S

2

=o

2

S

1

=o

1

S

₃

=o

₃

i

₁₂

i

21

i

₂₂

i

₃₂

i

₂₃

i

₃₁

O i

₃₃

i

₁₁

=o

₁₁

i

₁₂

=o

₁₂

i

₂₁

=o

₂₁

i

₂₂

=o

₂₂

i

³²

=o

³²

i

²³

=o

²³

i

31

=o

31

i

₃₃

=o

₃₃

i clk

f(s,i) S g(s,i) O i

clk

Moore Automat Mealy Automat

Moore Mealy

Ouput h¨angt nur vom Zustand ab Output h¨angt von Zustand und Eingabe ab s⁰=f(s, i),o=g(s) s⁰=f(s, i),o=g(s, i)

g:S→O g:S×I→O

Vorteile

•Kein kombinatorischer Pfad von Eing¨angen zu Ausg¨angen

•Wichtig f¨ur Begrenzung der Logiktiefe in sequentiellen Schaltwerken, insb. bei Ver- kettung

Nachteile

•Hohe Anzahl an Zust¨anden

Vorteile

•Weniger Zust¨ande

•Ubersichtliche Beschreibung¨

•Allgemeinster Fall einer FSM Nachteile

•Lange kombinatorische Pfade bei Verket- tung

•in der Praxis zu vermeiden

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