Schnelle Auslese des HV-MAPS Trackers des Mu3e Experiments

Schnelle Auslese des HV-MAPS Trackers des Mu3e Experiments

Simon Corrodi

f¨ur die Mu3e Kollaboration

Der Zerfall: µ

→ e

e

e

Lepton-Flavor verletzend (LFV) µ in Ruhe

im Standard Model unterdr¨uckt

<<10⁻⁵⁰

Sensitivit¨at besser als 10⁻¹⁶ 2·10⁹ µ/s

Paul Scherrer Institut (CH)

Standard Model SUSY Loops Tree Diagramm

Untergrund

Zuf¨allige Kombination µ⁺→e⁺νeν¯_µ

und zus¨atzlichem e⁻

Interne Konversion µ⁺ →e⁺e⁻e⁺νeν¯_µ

Unterdr¨uckeung durch gute Aufl¨osungen:

Zeit (∼100 ps) Vertex (∼200µm)

Impuls (∼0.5 MeV/c)

Der Detektor: Target

µ zerfallen in Ruhe 1 T Magnetfeld

Der Detektor: 1. Doppellage Pixel-Sensoren

HV Monolythischer Aktiver Pixel Sensor (HV-MAPS) Pixel: 80µm x 80µm ged¨unnt <50µm

Der Detektor: 2. Doppellage Pixel-Sensoren

Impuls: 10 - 50 MeV/c Aufl¨osung: 0.5 MeV/c Mehrfachstrueung dominiert

Der Detektor

Pixel Sensoren: 4860 Fasern: ∼4000 Kacheln: ∼7000

Die Datenerfassung

Konzept

Jeder PC in der Filterfarm sieht den ganzen Detektor in einer kurzen Zeitperiode.

Herausforderungen 1 Tbit/s Daten Platzverh¨altnisse

Die Pixel-Sensoren

Null-unterdr¨uckt Trigerlos

Zeitlich unsortiert

Rate in den aktivsten Sensoren

∼0.1 GHz

LVDS Kapton Flexprints

zwischen 0.8 und 1.2 Gbit/s 25µm Kapton und 12µm Al

Laserplatform an der Universit¨at Heidelberg

Front-End FPGAs

Sortieren der Daten Slow-Control

Optische ¨ Ubertragung

galvanische Trennung

grosse Bandbreite: O(Gbit/s) platzsparrend

Transceiver Einstellungen

8 Gbit/s: schlechte Einstellungen 8 Gbit/s: gute Einstellungen

Transceiver Einstellungen

8 Gbit/s: schlechte Einstellungen 8 Gbit/s: gute Einstellungen

Augen sind optisch nur schwer zug¨anglich

→ Bit-Fehlerrate (BER)

Disparit¨at

Unterschied zwischen ¨ubertragenen ”1”- und ”0”-Zust¨anden

Daten Ubertragung¨ Wort Disparit¨at Sum Disparit¨at 0

1100’0111 1100’0111 2 2

0100’0100 0100’0100 -4 -2

0100’0011 0100’0001 -2 -4

1100’1001 1100’1001 0 -4

Disparit¨at

Unterschied zwischen ¨ubertragenen ”1”- und ”0”-Zust¨anden

Daten Ubertragung¨ Wort Disparit¨at Sum Disparit¨at 0

1100’0111 0 1100’0111 1 1

0100’0100 0 0100’0100 -5 -4

0100’0011 1 1011’1100 3 -1

1100’1001 1 0011’0110 1 0

Disparit¨at

Unterschied zwischen ¨ubertragenen ”1”- und ”0”-Zust¨anden

Daten Ubertragung¨ Wort Disparit¨at Sum Disparit¨at 0

1100’0111 0 1100’0111 1 1

0100’0100 0 0100’0100 -5 -4

0100’0011 1 1011’1100 3 -1

1100’1001 1 0011’0110 1 0

Parit¨ats-Kontrolle ist notwendig 80 Bit ausreichend

Optische ¨ Ubertragungen

”SFP”

8 Kan¨ale parallel

6.4 Gbit/s (BER<10⁻¹⁶ (95%C.L.)

”QSFP”

4 Kan¨ale in einem Kabel 11.3 Gbit/s (BER <10⁻¹⁶ (95%C.L.))

Die ganze Datenauslese

...

4860 Pixel Sensors

up to 56 800 Mbit/s links

FPGA FPGA FPGA

...

142 FPGAs

RO Board

RO Board

RO Board

RO Board 1 6 Gbit/s

link each

Group A Group B Group C Group D

GPU PC

GPU PC

GPU 12 PCs PC

Subfarm A 12 10 Gbit/s ...

links per RO Board 8 Inputs each

GPU PC

GPU PC

GPU 12 PCs PC

Subfarm D 4 Subfarms

~ 4000 Fibres

FPGA FPGA

...

48 FPGAs

~ 7000 Tiles

FPGA FPGA

...

48 FPGAs

RO Board

RO Board

RO Board

RO Board Group A Group B Group C Group D

RO Board

RO Board

RO Board

RO Board Group A Group B Group C Group D

Data Collection

Server

Mass Storage Gbit Ethernet

Zusammenfassung

1 Tbit/s Daten

Null-unterdr¨uckt und trigerlos

optische ¨Ubertragungen von 6.4 Gbit/s bzw. 11.3 Gbit/s (80 Bit Parit¨ats-Kontrolle und optimalen Einstellungen) Kapton Strukturen k¨onnen produziert werden

5) Direct Memory Access (DMA)

- Atera Stratix V

- Koordinaten Transformation

von Pixel-Adresse zu globalem System

Der Datenfluss

- 3 Stufen von FPGAs - Jeder PC in der Filterfarm sieht den ganzen Detektor in einer kurzen Zeitperiode - 50 ns Ausleseframes - nicht getriggert - Null-unterdr¨uckt - Datenrate von Tbit/s

Phase Ia Ib II

# Pixel Sensoren 1116 2988 4860

# Fiber Sensoren - ∼4000 ∼4000

# Tiles Sensoren - ∼3500 ∼7000

Phase Ia

- Viele Komponenten getestet - MiniPOD

Wieso? µ

→ e

e

e

Angepasst: W.J. Marciano et al.,Ann.Rev.Nucl.Sci 58, 315, 2008.

MEG (2013, running) B(µ⁺ →e⁺γ)<5.7·10⁻¹³

SINDRUM II (2006) B(µ⁻Au →e⁻Au)<

7·10⁻¹³

SINDRUM (1988) B(µ⁺ →e⁺e⁻e⁺)<

1.0·10⁻¹²

Pixel Adressierung

A A

A A

FPGA Types:

A: 5x3 Chips with 3 Links: 45 Links 12 FPGAs D: 4x9 Chips with 1 Link: 36 Links 26 FPGAs

Upstream side Downstream side

D

Upstream side Downstream side

D

D

D

D D D

D D

D

D D

D

D

D

D

D D

D D

D

D

D

D D

D Mu3e Phase I

Pixel Readout Scheme Vertex Layers

Outer Layers v1 2.10.2013 NB

v2 21.10.2013 NB v3 24.2.2014 NB All addresses in hexadicemal notation

0 1

4 8

9 5

0 1

2

4 5

9 A

D C

11 10 12 14 15 16

0 1

2 3

4

5

6

7

8

9 A B

0 1

2 3

4

5

6

7

8 9 A B D C E F 10 11 12

13 14

15 16 17

C E D F 10 11 12 13 14 15 16 17

18 19

1A

1B 1 0

2 3

4 5

6

7

8

9 A

B 1 0 2 3

4

5

6

7

8 9

A

B C D

E F

10 11

12 13 14 15 16 17

C

D E F

10 11

12 13

14 15 16 17 18 19 1A 1B

Upstream z Downstream

4 5 6

1 2 3

0 1 2 0 1 2 0 1 2 0 1 2 0 1 2 0 1 2 Chip

Link

0 0

1 1

2 2

3 3

Upstream z Downstream

Chip 7 8 9 A B C D E F 10 11 12 13 14 15 16 17 18

Address Scheme:

Inner Layers:

Outer Layers:

Row

8(7) bit 8 bit

Col

Chip

3

Phi

5

Layer

0 0 0 4(1) 28 bit

Row

8 bit 8 bit

Col

Chip

5

Phi

5

Layer

0 0 1 4(1) 30 bit

0

A

A 6

8

E C D 10 11 14 15

A A

A A

0 1 4 8 9

5

0 1 2 5 4

9 A

D C

10 11 12 14

15 16 A

A 6 8

E C D

10 11 14

15

Simon Corrodi (Mu3e) Schnelle Auslese des HV-MAPS Trackers des Mu3e Experiments DPG 2014 5 / 6

Der Beam

Protonen Beam

http://www.psi.ch/media.

2.4 mA Protonen 590 MeV/c

Phase I:πE5

Target E. http://www.psi.ch.

- bis 2·10⁸ µ/s - 28 MeV/c - polarisiert

Phase II: HiMB

- bis 3·10¹⁰ µ/s - needed 2·10⁹ µ/s in Planung