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www.infineon.com устчҌсуҌуу

EMC and System-ESD Design Guidelines for Board Layout

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Scope and purpose

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Attention: This application note contains design recommendations from Infineon Technologies point of view. Effectiveness and performance of the final application implementation must be validated by the customer, based on their specific implementation choices.

Intended audience

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Table of Contents

About this document ... 1 Table of Contents ... 1 1 Overview ... 3 тѷт ,&0",2/ "0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷх тѷу ,2-)&+$-1%0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷч тѷуѷт ,**,+Ҍ*,!"+!!&##"/"+1&)Ҍ*,!"ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷч 2 PCB considerations ... 9 3 Design measures ...12 фѷт ,4"/2--)6ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷтф фѷтѷт 6,211/2 12/"0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷтх фѷтѷтѷт 4,Ҍ)6"/,/!0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷтщ фѷтѷтѷу 2)1&)6"/,/!0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷтъ фѷтѷу ,*-,+"+10ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷуу фѷтѷуѷт - &1,/0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷуу фѷтѷуѷу +!2 1,/0+! "//&1""!0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷуъ фѷу &$+)0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷфу фѷуѷт 6,2101/2 12/"0#,/14,Ҍ)6"/+!*2)1&Ҍ)6"/,/!0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷфф фѷуѷу ,*-,+"+10ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷхт фѷуѷуѷт "0&01,/0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷхт фѷуѷуѷу &)1"/0ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷху 4 System-Level ESD ...43 хѷт "+"/)ѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷѷхф

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5 Microcontroller special remarks ...50

6 Simulations ...52

7 Formula appendix ...54

8 Glossary ...55

9 References ...57

Revision History...59

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1 Overview

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EM disturbance counter-measures

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1.1 Noise Sources

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Figure 1 Typical application board and noise source paths

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Figure 2 Spectrum of a trapezoidal signal

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0-" 1/2*&+ /"0"001%"-2)0"4&!1%&+ /"0"0ѷ

Figure 3 Relation of spectrum and pulse width

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1.2 Coupling paths

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%" ,2-)&+$ +""##" 1&3"&+14,460Ѻ/!&1"!+! ,+!2 1"!ѹ Radiated coupling paths

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Conducted coupling paths

%" ,+!2 1"! ,2-)&+$-1%0/"$)3+& ,2-)&+$Ѹ02--)6+"14,/(ҙ-,4"/р$/,2+!Қѷ+1"/#"/"+ " 2//"+1 +!3,)1$",#+")" 1/& )0601"* +"!"0 /&"!0 ,**,+Ҍ*,!"ҙҚ,/!&##"/"+1&)Ҍ*,!"ҙҚѷ

1.2.1 Common-mode and differential-mode

Figure 4 Common-mode and differential-mode

Common-mode

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&*-"!+ ",#1%"$/,2+!0601"*ѷ Differential-mode

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Current loops

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Figure 5 Interaction of two loops

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Figure 6 Capacitive and inductive coupling

I(t)

Loop A

Loop B V(t)

C

Trace Loop 1

Loop 1 L coupling

Signal Source

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dt

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V

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2 PCB considerations

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0")" 1&,+,#,1%"/0ѷ Supply voltage

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02--)63,)1$"0%,2)!+,1"1,,),4ѷ),43,)1$")"3")&*-)&"00*))0&$+)Ҍ1,Ҍ+,&0"/1&,ѷ Oscillator

0"1%"),4"010-""!#,/,0 &))1,/+! /601)ѷ!'2011%&01,1%"!"*+!0,#1%"--)& 1&,+%/!4/"+!

0,#14/"ѷ

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Attaching cables to a PCB

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!" ,2-)&+$*"02/"0ҙ - &1,/0Ѹ#"//&1"0Ѹ,-1& )0601"*0Ѹ#,/"5*-)"Қѷ

Note:Do not let any noise go from the PCB on the cables since this increases emissions dramatically. Do not let any noise go from the cables to the PCB since this may cause functional instabilities.

/,3&!""+,2$%-&+0#,/ )"1/+0#"//&+$ /&1& )0&$+)0ѷ3,&! )"0&#-,00&)"ѷ#1%"6/"+" "00/6Ѹ

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4&01-,4"/,/0&$+) )"04&1%1%" ,//"0-,+!&+$ )"ѷ%&0*"+01%11%"#),4,# 2//"+1+!1%"

( 2//"+14&))" ),0"1,$"1%"/ѷ,1%")" 1/,*$+"1& #&")!04&)) ,*-"+01"" %,1%"/ѷ Two-layer / multi-layer boards

2)1&)6"/,/!0-/,3&!"*+6!3+1$"0 ,*-/"!1,14,Ҍ)6"/,/!04&1%/"0-" 11,"%3&,2/Ѹ21

&+0,*" 0"014,Ҍ)6"/,/!0/"-/"#"//"!" 20",#1%"&/),4 ,01ѷ2)1&)6"/,/!0 ,01*,/"1%+14,Ҍ )6"/,/!0ѷ

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-,4"/ҟ$+!-)+"0Ѹ4%& % ,3"/1)"01,+")6"/,/-/1,#,+")6"/ѷ")&7&+$Ҍ/")1"!*"02/"0&0

"0&"/4&1%*2)1&Ҍ)6"/,/!1%+4&1%14,Ҍ)6"/,/!ѷ Traces

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$/,2+!1/ "0%,2)!"!"0&$+"!ѷ

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02 %!"0&$+Ѹ*("1%"-/))")-1%000%,/10-,00&)"ѷ Vias

" 20",#&1 +"+!3+1$"1,20"!&##"/"+1(&+!0,#3&0,+%&$%Ҍ0-""!0&$+)--)& 1&,+ѷ x & /,3&0

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" 20",#1%"0*))!&*"1"/0- " +"03"!,+1%"+!1%"/"#,/"1%"-,4"/-)+"01/2 12/"0 /"+,1 210*2 %06&$$"/3&0ѷ ,/1%"0*"/"0,+0*2)1&-)"*& /,3&0 +"!"0&$+"!&+01"!

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)6"/0,#1%"ҙ#/,*1%"ф^1%1,1%"х^1%)6"/#,/"5*-)"Қѷ%"6/"+,1!/&))"!#/,*1%"1,-1,,11,*

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21#,/0&$+),/-,4"/1/ " ,++" 1&,+4&1%1%"#&/01,/)01#"4)6"/0ѷ)&+!3&0/"*,01"##& &"+1&#

20"!&+ ,*&+1&,+4&1%2/&"!3&0ѷ High impedance traces

620&+$1/ "04&1%%&$%"/&*-"!+ "ҙ0*))"/,/+//,4"/1/ "0ҚѸ!&012/+ "0 +"("-1), ))6Ѻ#,/

"5*-)"1/ "01,1%"3,)1$"/"$2)1,/ѷ

Figure 7 High impedance traces

--)& 1&,+,1" тт фѷц

Package

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1,1%"!" ,2-)&+$ - &1,/0ҙ!" -0Қ4%"+-) "!,+1%",--,0&1"0&!",#1%"ѷ ,/)"!Ҍ#/*"- ($"0 1%"!" -0*201"-) "!"14""++!-&+0ѷ%" ,++" 1&,+1,1%"02--)6+!$/,2+!-)+"0,/

1/ "0%01,"*!"63&0-) "!,+1%"҄,21"/҅0&!",#1%" - &1,/ѹ

Figure 8 Decoupling of a typical BGA (left) and lead-frame (right) package

PCB material

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-)+"ѷ ,/1%"*1"/&)1%&0 ,+01+1Ѹ11%"#/".2"+ 6,#т7Ѹ +"-/,3&!"!#/,*1%",/!

*+2# 12/"/ѷ ,/#010&$+)0&1%01," ,+0&!"/"!1%11%"!&")" 1/& -"/*&11&3&16&0#/".2"+ 6!"-"+!"+1ѷ 5*-)"ѹ х*1"/&)%0ε/,#хѷш1т(7Ѹхѷц1т7+!хѷфц1тч7ѷ

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/"0,++ "#/".2"+ 6&00%&#1"!1,4/!0%&$%"/#/".2"+ &"04&1%),4"/ε/3)2"0ѷ

Figure 9 Impedance of PCB for different εr values

Via VCC

Via GND

CAP VSS

VDD ^{Via VCC}

Via GND

CAP VSS

VDD

--)& 1&,+,1" ту фѷц

3 Design measures

%"#,)),4&+$$2&!")&+"0/"/" ,**"+!"!Ѹ%,4"3"/" %*"02/"!"0 /&"!%"/"*201""3)21"!#,/" % --)& 1&,+ѷ%"/")&71&,+,#))*"02/"0 +"3"/6!&##& 2)1Ѹ-/1& 2)/)6&+ ,*-)"5--)& 1&,+0Ѹ0,1%1 1/!"Ҍ,##%01,"*!"ѷ

,/*,/" ,*-)"501/2 12/"0&1&0+,1-,00&)"1,!"1"/*&+"$"+"/)!"0&$+/2)"0ѷ%"0"01/2 12/"0%3"1,"

&+3"01&$1"!+!,-1&*&7"!20&+$0&*2)1&,+&+ ,+'2+ 1&,+4&1%у,/фҌ#&")!0,)3"/0ѷ General design recommendations

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Figure 10 Removing metal of power plane from the edge of PCB (20*H rule)

H : Height of PCB 20*H

4 Layer PCB

PCB edge VCC Metal

H : Height of PCB 20*H

4 Layer PCB

PCB edge VCC Metal

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3.1 Power Supply

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Note: With regards to EMC, a good design of a two-layer board is more difficult to realize than a four or more layer board. A trade-off between the lower cost of a two-layer board plus additional filter components, and the higher cost of a multi-layer board without additional filter components, needs to be carefully examined.

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Voltage regulator: canalize the RF current

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Figure 11 Flow of the canalized energy

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Figure 12 Decoupling of the power circuit

V_supply

GND

V_regulator

Voltage Regulator

V_core

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C1 C3 C.. Cx-1 Cx

V_supply

GND

V_regulator

Voltage Regulator

V_core

μC C2

C1 C3 C.. Cx-1 Cx

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3.1.1 Layout Structures

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Figure 13 Design of ground traces

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Figure 14 No blocking of Current Return Path

Connector PCB

μC

GND Trace

VDD Trace

Connector PCB

μC

GND Trace

VDD Trace

Wrong design of current return path Better design of return current path Connector

PCB

μC

GND Trace

VDD Trace

Connector PCB

μC

GND Trace

VDD Trace

Wrong design of current return path Better design of return current path

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Figure 15 Example: Segmentation of the supply plane with voltage regulator as common ‘supply star- point’

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Figure 16 Example: Using VDD islands and traces over ground plane.

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Figure 17 Impedance for different board thickness and plane dimensions

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Figure 18 Layout example for crystal oscillator circuit

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- &1,/0/"-) "!"14""+1%"*& /, ,+1/,))"/҃0,0 &))1,/-&+0+!1%" /601)ѷ GND Plane

Crystal

Load capacitors

Via to global μC GND layer Separated GND island on toplayer (carved out from global GND layer) Vias to GND island

VSSosc XTALin/out

GND Plane

Crystal

Load capacitors

Via to global μC GND layer Separated GND island on toplayer (carved out from global GND layer) Vias to GND island

VSSosc XTALin/out

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3.1.1.1 Two-layer boards

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Figure 19 Power/Ground distribution example with star connection system

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Figure 20 Example for the grid power system on the PCB shown in Figure 19

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Power Supply &

GND Star Point Analog

Digital

High speed Circuits

Supply input for board Power Supply &

GND Star Point Analog

Digital

High speed Circuits

Supply input for board

GND VDD

GND VDD

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3.1.1.2 Multilayer boards

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Figure 21 Stack-up examples for four and six layer PCBs

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Figure 22 Different stack-ups for reference plane

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Figure 23 Current through decap for different stack-ups

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Signal Trace Via

Stack - up 1

OUT IN

VDD SIG VOID GND

C_de

In/Out Buffer Stack - up 2

OUT IN

VDD SIG

VOID GND C_de

Stack - up 3

OUT IN

GND VDD

GND SIG C_de

Signal Trace Via

Stack - up 1

OUT IN

VDD SIG VOID GND

C_de

Stack - up 1

OUT IN

VDD SIG VOID GND Stack - up 1

OUT IN

Stack - up 1

OUT IN

VDD SIG VOID GND

C_de

In/Out Buffer Stack - up 2

OUT IN

VDD SIG

VOID GND C_de

Stack - up 2

OUT IN

VDD SIG

VOID GND

Stack - up 2

OUT IN

VDD SIG

VOID GND C_de

Stack - up 3

OUT IN

GND VDD

GND SIG C_de

Stack - up 3

OUT IN

GND VDD

GND SIG C_de

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Figure 24 Noise level on power network with different stack-up configurations for the signal line

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Figure 25 Impedance comparison of different connection types (via connection versus trace connection of decoupling caps)

VDD Spectrum Envelope Curves for Different Board Stackups, 16,7MHz and 150MHz Noise Sources

0.00E+00 2.00E-01 4.00E-01 6.00E-01 8.00E-01 1.00E+00

0.00E+00 5.00E+08 1.00E+09 1.50E+09 2.00E+09 2.50E+09 3.00E+09

Frequency [Hz]

Normalized Amplitude

NONE-GND-SIG-PWR PWR-GND-SIG-GND NONE-GND-PWR-SIG PWR-GND-GND-SIG

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3.1.2 Components

00&3" ,*-,+"+10/"20"!1,/"!2 "1%"")" 1/,*$+"1& "*&00&,+&+ &/ 2&10ѷ ,/1%",-1&*2*20$",#

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3.1.2.1 Capacitors

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Figure 26 Equivalent circuit of capacitor (simplified manufacturer model)

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Figure 27 Impedance characteristics of different capacitors

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-"(0,+1%"&*-"!+ " 2/3"!2"1,1%"-/))")/"0,++ "ѷ Selection of decoupling capacitors

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Capacitor impedance

0.01 Ohms 0.10 Ohms 1.00 Ohms 10.00 Ohms 100.00 Ohms 1000.00 Ohms

1 MHz 10 MHz 100 MHz 1000 MHz

1nF 10nF 100nF 470nF 100nF + 1nF

Parallel Resonance

Serial/Self Resonance

X_c πfC 2

1

--)& 1&,+,1" ух фѷц

Figure 28 Additional resonance frequencies

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Figure 29 Effect of the inductance on impedance characteristics

Figure 30 )/&#&"01%""##" 1,#)"!&+!2 1+ "ѷ%""##" 1&0*&+)63&0&)"&+1%"%&$%#/".2"+ 6/+$"ѷ%&0

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-1%ѷ

VDD

GND

Leadinductance + Traceinductance

Parasitics of capacitance

F Z

Capacitive Inductive

IC

Leadinductance + Traceinductance

Parasitics of capacitance VDD

GND

Leadinductance + Traceinductance

Parasitics of capacitance

F Z

Capacitive Inductive

IC

Leadinductance + Traceinductance

Parasitics of capacitance