Ein Tool-Framework zur Technologiemigration analoger Schaltungen A Tool Framework for Technology Migration of Analog Circuits
Dr.-Ing. Volker Boos, Dipl.-Ing. (FH) Jacek Nowak, IMMS GmbH, Ilmenau, {volker.boos, jacek.nowak}@imms.de
Kurzfassung
Der Entwurf integrierter Analogschaltungen ist trotz des Einsatzes moderner EDA-Werkzeuge noch immer mit hohem Aufwand verbunden. Eine vollautomatische Synthese, wie bei digitalen Schaltungen, ist bisher nicht möglich. Dieser Beitrag beschreibt am Beispiel der Technologiemigration, wie eine teilautomatisierte Schaltungssynthese die Entwurfs- arbeit durch Einsatz geeigneter Werkzeuge wesentlich vereinfacht, ohne dem Designer die Kontrolle zu entziehen.
Constraintbasierte Algorithmen zur Analyse und Initialdimensionierung liefern die Ergebnisse innerhalb von Sekunden, da sie ohne zeitaufwändige Simulationsschleifen auskommen.
Abstract
Despite the use of modern EDA tools, the design of integrated analog circuits is still connected with great effort. A fully automatic synthesis, like with digital circuits, has not yet been possible. Using the example of technology migration, this paper describes how a semi-automatic circuit synthesis simplifies the design work by using appropriate tools, with- out stripping the designer's control. Constraint-based algorithms for analysis and initial sizing supply the results within seconds, since they operate without time-consuming simulation loops.
1 Einführung
Obwohl digitale Schaltungen immer komplexer werden und inzwischen große Teile der ursprünglich analogen Signalverarbeitung übernommen haben, werden ihre ana- logen Gegenstücke, ob als eigenständige Schaltkreise o- der Teile eines Mixed-Signal-Systems, unvermeidbar bleiben [1]. Daraus ergibt sich eine große Notwendigkeit für geeignete Entwurfsunterstützung durch EDA- Werkzeuge (Tools). Doch trotz intensiver Bemühungen und der dabei erzielten Fortschritte auf dem Gebiet des computerunterstützten Entwurfs analoger Schaltungen [2], ist bis heute kein kommerzielles System verfügbar, das eine voll automatisierte Synthese analoger Schaltun- gen ermöglicht. Im Forschungsprojekt SyEnA* werden deshalb Werkzeuge erarbeitet, die zwar die gesamte Ent- wurfskette von der Spezifikation bis zum Layout umfas- sen, dabei jedoch keinen Anspruch auf vollständige Au- tomatisierung erheben.
Ein wichtiges Ziel der halbautomatisierten Schaltungssyn- these ist die Vereinfachung der Technologiemigration.
Eine durch Tools unterstützte Technologiemigration trägt aus zwei Gründen zur Steigerung der Entwurfseffizienz und Entwurfssicherheit bei. Zum einen entlastet sie den Designer beim eigentlichen Migrationsvorgang von zeit- aufwändiger Routinearbeit. Zum anderen ermöglicht sie eine effiziente Verwendung von Topologien aus einer Da- tenbank und bildet somit die Basis für echten IP-Reuse.
* Diese Arbeit ist im Projekt SyEnA entstanden. SyEnA wird unter dem Förderkennzeichen 01 M 3086 im Förder- programm IKT 2020 teilweise durch das BMBF geför- dert.
Für die Akzeptanz und daraus folgende Anwendung eines Werkzeugs ist zudem wichtig, dass es neben ausgereiften Algorithmen benutzerfreundlich gestaltet ist.
Das in diesem Beitrag vorgestellte Tool-Framework (EDADB-Manager [3]) erlaubt dem Designer die Portie- rung einer Schaltung mit Hilfe von geführten Dialogen (sogenannten Wizards) auf einer komfortablen grafischen Benutzeroberfläche (GUI). Als Ergebnis entsteht eine di- mensionierte, aber noch nicht für alle Spezifikationen op- timierte Schaltung, die mit kommerziellen Werkzeugen weiter verarbeitet und optimiert werden kann. Der EDADB-Manager (Bild 1) arbeitet unabhängig von kommerziellen Entwurfswerkzeugen, besitzt aber erwei- terbare Schnittstellen, sowie Module zur Integration in das Cadence® Design Framework.
Bild 1 Screenshot des EDADB-Managers
Der vorliegende Beitrag ist wie folgt gegliedert: Im Ab- schnitt 2 werden die zur Technologiemigration notwendi- gen Schritte vorgestellt und die daraus resultierenden An- forderungen an ein EDA-Werkzeug abgeleitet. Abschnitt 3.1 beschreibt die implementierten Algorithmen sowie die für praxisgerechten Einsatz notwendige Nutzerfreund- lichkeit. Im Abschnitt 4 erfolgt die Darstellung eines An- wendungsbeispiels, gefolgt von der Zusammenfassung im Abschnitt 5.
2 Aufgaben der Technologiemigra- tion
Die in einer Technologie verwendbaren Bauelemente mit ihren Symbolen, Modellen und Parametern werden von Halbleiterherstellern als Process Design Kit (PDK) be- reitgestellt und in Form einer Bibliothek in die Entwurfs- umgebung eingebunden. Bei der Technologiemigration wird im einfachsten Fall die alte Bibliothek durch die neue ersetzt. So portierte Schaltungen sind jedoch größ- tenteils nicht verwendbar, da folgende Probleme auftreten können:
- die Namen der Bauelemente unterscheiden sich, - es gibt keine oder mehrere entsprechende Bauelemen-
te im neuen PDK,
- die Bauelementeparameter haben andere Namen oder eine andere Bedeutung,
- die Symbole sind unterschiedlich groß oder haben ei- ne andere Pinanordnung,
- wegen abweichender technologischer Parameter (z.B.
Schwellspannung) oder Betriebsbedingungen (z.B.
Versorgungsspannung) besitzt die Schaltung nur un- zureichende Eigenschaften oder arbeitet überhaupt nicht.
Die Technologiemigration kann daher grundsätzlich in drei Aufgaben unterteilt werden:
- Ersetzen der Bibliotheken unter Beachtung von Na- menskonflikten und Identifikation fehlender Elemen- te,
- Anpassung der Symbole,
- Anpassung der Bauteilparameter (z.B. Weiten und Längen der Transistoren).
Gegenwärtig erfordern die ersten beiden Aufgaben auf- wändige manuelle Arbeit, wobei dem Designer betriebs- interne Werkzeuge zur Verfügung stehen können [4]. Ein Portierungs-Tool kann den Designer entlasten, indem es neben dem automatischen Austausch der Bibliotheken auch die damit verbundenen Probleme erkennt und an- zeigt. Vom besonderen Nutzen ist dabei eine automati- sche Anpassung der Symbole. Für das Verständnis einer Schaltung sowie ihre Dokumentation ist die graphische Repräsentation der Netzliste, der Schaltplan, notwendig.
Sind die neuen Symbole nicht kongruent, so geht die Konnektivität der Schaltung verloren und der Schaltplan ist unlesbar, wodurch er in dieser Form unbrauchbar ist.
Die automatisierte Lösung dieses Problems stellt eine er-
hebliche Zeitersparnis wie auch Fehlervermeidung dar, da die Symbole nicht mehr einzeln per Hand geändert oder angepasst werden müssen.
Die Anpassung der Bauteilparameter aufgrund geänderter Technologie- und Betriebsparameter kann auf zwei We- gen erfolgen. Einerseits kann sie manuell durchgeführt werden. Andererseits stehen inzwischen kommerzielle Tools, in Form von Optimierwerkzeugen, zur Verfügung [5]-[8]. Sie basieren auf Simulator-in-the-loop-Ansätzen, wodurch größtenteils viele Simulationen notwendig sind bevor eine Aussage über die Realisierbarkeit der Schal- tung in der neuen Technologie gemacht werden kann.
Steht dem Designer beispielsweise eine Topologiebiblio- thek zur Verfügung, so benötigt er Werkzeuge, mit denen schnell eine passende Topologie ausgewählt werden kann.
Der Auswahlvorgang kann dabei mehrere Iterationen be- inhalten, d.h. es müssen mehrere Topologien in kurzer Zeit auf ihre Eignung untersucht werden. Kann die Ent- scheidung der Realisierbarkeit noch vor dem Schritt des Simulator-in-the-loop-Ansatzes erfolgen, so werden bei ungeeigneten Topologien viele überflüssige Simulationen vermieden. Ein geeignetes Portierungswerkzeug sollte folglich eine schnelle Machbarkeitsanalyse erlauben.
3 Implementierung
Die im Abschnitt 2 beschriebenen Aufgaben wurden unter einer grafischen Benutzeroberfläche im EDADB-Manager implementiert. Dieser unterstützt den Designer bei fol- genden Schritten:
- Verarbeitung hierarchischer Schaltungen,
- Ersetzen der alten PDK Bibliothek durch die neue, - Ersetzen der alten Symbole und Modelle durch neue.
- Anpassen des Schaltplans bei geänderter Pin- Anordnung oder Größe der Symbole,
- Parameterumrechnung,
- Constraintbasierte Feasibility-Analyse, - Festlegen der DC-Arbeitspunkte, - Initialdimensionierung.
Für jede Technologiemigration können alle notwendigen Informationen in einem separaten Technologie-Mapping- File abgespeichert werden, wodurch bei häufig angewen- deten Portierungen viele manuelle Eingaben entfallen. Ei- ne skript-basierte Schnittstelle des EDADB-Managers er- laubt weitere Automatisierung.
3.1 Anpassung der Schaltung
Der erste Schritt einer Portierung ist der Austausch der Bibliotheken, wobei auch die Schaltsymbole durch ent- sprechende Symbole aus dem neuen PDK ersetzt werden.
Dabei kann es vorkommen, dass die Symbole unter- schiedliche Größe und Anschlüsse haben. Ein formales Ersetzen führt in diesem Fall zu Fehlern durch falsche oder fehlende Verbindungen, wie Bild 2 zeigt. Manuelle Korrektur erfordert die Verschiebung vieler Leitungen
und Symbole und ist daher zeitaufwändig und fehleranfäl- lig.
falsche Verbindung
fehlende Verbindung
Bild 2 Formale Symbolersetzung kann zu Fehlern führen.
Falls die Symbole unterschiedliche Größen aufweisen, wird dies vom EDADB-Manager erkannt und der Schalt- plan mit Hilfe eines Schematic-Expanders um einen Fak- tor vergrößert: Der Expander speichert die alten An- schlusspunkte an den Leitungen, skaliert die Grafik und setzt die neuen Symbole mittig in den Zwischenraum.
Anschließend werden die neuen Symbole mit den Leitun- gen verbunden, wie im Bild 3 zu erkennen ist. Um Ras- terprobleme bei späterer Bearbeitung zu vermeiden, wird ein ganzzahliger Expansionsfaktor gewählt.
Bild 3 Korrektur durch den Schematic-Expander
Bei Änderungen der Pin-Anordnung müssen einige Ver- bindungsleitungen neu angeordnet werden (Bild 4). Au- tomatisch ist das nur durch aufwändige Routingalgo- rithmen zu lösen. Die hier vorgestellte Lösung verwendet als Hilfsmittel Adaptersymbole.
Bild 4 Bei Änderungen der Pin-Anordnung sind zusätzli- che Verbindungsleitungen notwendig
Bild 5 präsentiert, wie diese aus der Symbolgrafik mit al- ter Pin-Anordnung hergeleitet werden. Die ursprünglichen Schaltsymbole werden anschließend durch die Adapter- symbole ersetzt. Da diese aufgrund zusätzlicher Leitun-
gen größer werden, kommt auch hier der Schematic- Expander zum Einsatz. Abschließend werden die Adap- tersymbole wieder aufgelöst, so dass die Pins der neuen Symbole mit den richtigen Leitungen verbunden sind.
Vergößerter Rahmen mit Pins in
alter Reihenfolge
Alte Symbolgrafik durch neues Symbol ersetzen
Hilfsleitungen einfügen Adaptersymbol
Bild 5 Adaptersymbol für die Ersetzung nach Bild 4
3.2 Regelbasierte Portierung
Der Designer kann die Ersetzungsregeln auf einer grafi- schen Oberfläche eingeben und von dort die Portierung starten. Sollen mehrere Schaltungen einer Technologie portiert werden, so können die Regeln in einer Datei ab- gelegt werden. Diese beinhaltet:
- die Namen der zu ersetzenden Symbole, - die Namen der neuen Symbole,
- die Verwendung von Adaptersymbolen,
- die Umrechnung und Zuweisung von Parameterwer- ten.
Im Folgenden ist ein Ausschnitt einer solchen Datei zu sehen:
...
REPLACE PRIMLIB nbth4 symbol WITH H10tf nsoi symbol
ADAPTER H10tf_adapter nbth4_nsoi symbol PARAM m ng
PARAM w_mult Math.ceil(skill.evalstring(w)/3.6e-6) PARAM w 3.6e-6*Math.ceil(skill.evalstring(w)/3.6e-6) PARAM l Math.max(skill.evalstring(l),1.6e-6)
END ...
3.3 Constraintbasierte Feasibility-Analyse
Der Einsatz einer Schaltung in einer neuen Technologie ist fast immer mit einer Änderung der Betriebsparameter, z.B. kleinere Versorgungs- und Referenzspannungen bei kleineren Technologieknoten, und Bauelementeparame- ter, wie Schwellspannungen Vth der MOS-Transistoren, verbunden. Die geänderten Parameter führen von Einbu- ßen der Performances bis zum Totalausfall der Schaltung, wenn beispielsweise die geringere Betriebsspannung nicht mehr zum Betrieb von Kaskodestrukturen ausreicht.
Mit Simulationen oder Optimierungstools lässt sich erst nach mehreren Durchläufen feststellen, ob die Schaltung unter den gegebenen Rahmenbedingungen funktionieren kann.
Nach der Bibliothekersetzung und Symbolanpassung wird im EDADB-Manager daher anschließend eine Feasibility- Analyse durchgeführt. Diese kann ohne Simulationen die Ursache eines möglichen Problems finden, indem sie
?
aus DC-Spannungsconstraints gültige Bereiche für Kno- tenpotentiale bestimmt.
Die meisten Transistoren in Analogschaltungen arbeiten im Sättigungsbereich. Dazu müssen beispielsweise an ei- nem NMOS Transistor folgende Spannungsbedingungen erfüllt sein:
GS> th
V V und VDS >VGS−Vth(Bild 6, linke Seite).
Die Spannungen an den Terminals (Referenz- und Ver- sorgungsspannungen, erforderliche Ein- sowie Ausgangs- spannungen) werden ebenfalls als fest vorgegebene Cons- traints betrachtet. Ferner kann der Designer über die gra- fische Oberfläche zusätzliche Bedingungen (z. B. Sym- metriebedingungen) vorgeben und Transistoren spezifi- zieren, die nicht in Sättigung arbeiten (Schalttransistoren).
Aus der Summe der Nebenbedingungen wird ein Graph konstruiert, der die Spannungsabhängigkeiten zwischen den Knoten repräsentiert (Bild 6, Mitte).
Zulässiges Intervall
Arbeits- punkt [3.3. 3.3]
[0, 2.2]
[0.7, 2.9]
[1.5, 1.5]
[0, 2.2]
[0.7, 2.9]
[0, 0]
3.3 1.65 2.1 1.5
2 1.2
0
Bild 6 Teil des Spannungsconstraintgraphen eines OTA Ein modifizierter Algorithmus zur Berechnung des kriti- schen Weges aus der Netzplantechnik [9] berechnet für jeden elektrischen Knoten das zulässige Spannungsinter- vall (Bild 6, rechte Seite). Treten dabei Widersprüche auf (z.B. die Mindestspannung zwischen zwei Knoten ist grö- ßer als maximal zulässig), werden die Problemstellen vom Algorithmus angezeigt. Die Topologie ist in diesem Fall nicht portierbar.
3.4 Initialdimensionierung
Traten bei der Feasibility-Analyse keine Widersprüche auf, so folgt als nächster Schritt die Initialdimensionie- rung. Ausgehend von den zuvor bestimmten Spannungs- intervallen, hat sie das Ziel, die Parameter aller Bauele- mente so zu ermitteln, dass deren DC-Arbeitspunkte im vorgesehenen Arbeitsbereich liegen. Hierzu wird jedem Knoten eine Spannung in diesem Intervall zugeordnet, so dass alle Spannungsconstraints mit maximaler Reserve erfüllt sind (Bild 6, rechte Seite).
Der Drainstrom ID eines MOS-Transistors wird von den Anschlussspannungen sowie seiner Länge L und Weite W bestimmt:
( )
D = SB, GB, DB, , I f V V V W L
Da die Spannungen bereits berechnet wurden, sind ID, W und L zu ermitteln. Um das unterbestimmte Gleichungs- system lösen zu können, werden zwei Unbekannte, ID und L, vorgegeben. Für den Drainstrom wird ein Mindestwert (z.B. 20 µA) angenommen. Aus den Kirchhoffschen Ge- setzen ergibt sich daraus der Strom für jeden Transistor.
Für die Länge wird der technologische Minimalwert Lmin
vorgegeben. Ergibt sich während der Berechnung ein Wert für die Weite, der kleiner als der technologische Mi- nimalwert ist, wird W = Wmin gesetzt und die Länge be- rechnet.
Die direkte Berechnung der Länge und Weite durch Um- stellung der Formel ist nicht trivial, da die Zusammen- hänge sehr komplex und meist nicht vollständig bekannt sind (vgl. Komplexität der BSIM3-Modelle). Einen Aus- weg bietet die Möglichkeit, den Transistor in einer Test- bench zu simulieren und dabei Weite oder Länge inkre- mentell zu erhöhen, bis der gewünschte Drainstrom fließt.
Dieses Vorgehen wurde erprobt [9], erwies sich jedoch als umständlich in der Anwendung. Eine bessere Lösung bietet die Verwendung von Transistor Lookup Tabellen [10]. In ihnen sind die Simulationsergebnisse für mehrere Messpunkte hinterlegt und der Zugriff erfolgt sehr schnell. Um die Werte zwischen Messpunkten zu ermit- teln, werden spezielle, den Abhängigkeiten entsprechen- de, Interpolationsverfahren verwendet. Die damit erzielte Genauigkeit ist für die Initialdimensionierung ausrei- chend.
3.5 Weitere Tools
In den EDADB-Manager können weitere Werkzeuge als Plugin eingebunden werden. Zwei Plugins sollen hier kurz vorgestellt werden.
3.5.1 Matching Plugin
Die Vorgabe von L = Lmin bei der Initialdimensionierung führt besonders bei Stromspiegeln und Differenzstufen zu einem unakzeptablen Matchingverhalten. Eine Vergröße- rung der Länge verbessert es zwar, verschlechtert jedoch gleichzeitig andere Parameter der Transistoren, z.B. erhö- hen sich wegen der größeren Fläche die parasitären Effek- te. Folglich sollte eine möglichst kleine Länge bestimmt werden, bei der das erforderliche Matching noch garan- tiert ist. In den PDK-Dokumentationen der Foundries (z.B. X-FAB Semiconductor Foundries AG) sind häufig die Zusammenhänge zwischen Transistorgeometrien und Matchingverhalten beschrieben. Die Zusammenhänge wurden im Matching-Plugin in Form einer Formel imp- lementiert. Das Plugin wird vor der Initialdimensionie- rung verwendet um die optimale Länge für ein gewünsch- tes Matching zu bestimmen. Die berechneten Werte wer- den bei der anschließenden Initialdimensionierung be- rücksichtigt.
3.5.2 Erweiterte Feasibility Analyse
An der TU Dresden wurde eine erweiterte Feasibility- Analyse entwickelt [11]. Mit Hilfe einer constraintbasier-
ten Spannungsbereichsanalyse können ohne Simulations- aufwand Aussagen zu gültigen Bereichen der Terminals einer Topologie, wie minimale Betriebsspannung und Aussteuerbereich, gemacht werden. Dabei lassen sich ebenfalls Bauelemente oder Strukturen identifizieren, die den gültigen Bereich einschränken (z.B. eine MOS- Kaskodestufe, die aufgrund einer niedrigeren Versor- gungsspannung nicht mehr im Sättigungsbereich arbeitet).
Die Ergebnisse geben dem Designer Hinweise darauf, an welcher Stelle Topologieänderungen notwendig sind.
Die zunächst eigenständige Anwendung wird zurzeit als Plugin portiert und in den Designflow eingebunden. Sie bietet somit eine sehr wertvolle Ergänzung zur constraint- basierten Feasibility-Analyse (Abschnitt 3.3), die nur die internen Knotenspannungen analysiert.
4 Anwendungsbeispiel
Als Anwendungsbeispiel wurde ein Folded-Cascode Ope- rationsverstärker mit Stand-by-Schaltung (Bild 7) ge- wählt, der von einer 0.6 µm Technologie der X-FAB Se- miconductor Foundries AG (xb06) in eine 0.35 µm Tech- nologie (xh035) portiert werden sollte. Die Betriebsspan- nung sank dabei von 5V auf 3,3V. Neben der Technolo- giemigration bestand auch die Aufgabe, die ursprünglich mit Cadence Design Framework Version 5.1 [12] entwi- ckelte Schaltung nach Cadence 6.1 zu portieren.
I11 I10 INP INN
OUT
VSS IB_10U
VDD
SLEEP
VSS
VDD VDD
u_nmos_gate
d1 d3
d10 d9
u_pmos_gate
dp2
d6
d2 d8 d7 d5
d4 dp1
Bild 7 FC-OPV mit Stand-by-Schaltung .
Bild 8 zeigt den Ablauf der gesamten Technologiemigra- tion.
Bild 8 Ablauf der Portierung des FC-OPV
Nach dem Export der Schaltung aus der Cadence Umge- bung wurde im EDADB-Manager unter Angabe des kor- rekten Pfades das neue PDK geladen. Der Austausch der Symbole und die notwendige Anpassung des Schaltplans mit Hilfe des Schematic-Expanders wurden vom EDADB-Manager automatisch durchgeführt. Für die constraintbasierte Feasibility-Analyse mussten die Span- nungen an den Terminals und Transistoren der Stand-by- Schaltung angegeben werden. Die Feasibility-Analyse sowie die Initialdimensionierung liefen automatisch ab.
Beim Anwendungsbeispiel wurde ein Drainstrom von 20 µA vorgegeben. Die dimensionierte Schaltung konnte anschließend in die Cadence-Umgebung importiert wer- den und war direkt simulierbar.
In Bild 9 sind die Simulationsergebnisse einer DC-, AC und Transientensimulation zu sehen. Es ist ersichtlich, dass sich die Arbeitspunkte aller Transistoren im ge- wünschten Bereich befanden, da ansonsten nicht das er- wartete Verhalten eines Verstärkers erkennbar wäre. Der Aussteuerbereich wird nur durch die Betriebsspannung begrenzt, so dass die Linearität ebenfalls sehr gut ist. Ei- nen Vergleich zwischen der originalen und portierten Schaltung zeigt Tabelle 1.
Bild 9 Simulationsergebnisse nach der Initialdimensionierung
Schaltung in xb06 Cadence5
Export EDADB-XML
Schaltung
im XML-Format
EDADB-Manager
Austausch der PDK Symbole Laden des neuen PDK
Feasibility-Analyse & Initialdimensionierung PDK
xh035
Import EDADB-XML
Schaltung
im XML-Format
Anpassung des Schaltplans Tech.-Map
xb06 xh035
Schaltung in xh035 Cadence6
Tabelle 1: Vergleich der originalen und portierten Schal- tung
original Schaltung
portierte Schaltung
DC-Verstärkung 98 dB 70 dB
Verstärkungs-
Bandbreite-Produkt 6 MHz 31 MHz
Stromaufnahme 266 µA 334 µA
Durch die Vorgabe der Minimalwerte für die Transistor- längen während der Initialdimensionierung ist die DC- Verstärkung der portierten Schaltung kleiner, ihr Verstär- kungs-Bandbreite-Produkt jedoch größer. Die Lösung der Initialdimensionierung konnte als ein guter Anfangspunkt für eine anschließende Optimierung mit MunEDAs Opti- mierungs-Tool WiCkeD [13] genutzt werden. Da die Lö- sung lokaler Optimierungsalgorithmen (hier SQP) von der Startlösung abhängt, können mit der Vorgabe einer bereits funktionierenden Schaltung in den meisten Fällen bessere Optimierungslösungen gefunden werden. Zusätzlich kön- nen auch viele Simulationsläufe eingespart werden [14].
5 Zusammenfassung
In diesem Beitrag wurde ein Tool-Framework vorgestellt, das den Designer bei der Technologiemigration unter- stützt, indem es folgende Funktionalität bietet:
- Ersetzen der Symbole und Modelle,
- Anpassung der Schaltungsgrafik bei größeren Symbo- len oder geänderter Pin-Reihenfolge,
- Automatische Umrechnung der Bauelementeparame- ter,
- Machbarkeitsanalyse basierend auf DC-Constraints, - Initialdimensionierung.
Die Verwendung des EDADB-Managers ermöglicht eine schnelle Überprüfung, ob eine Topologie in eine ge- wünschte Technologie portierbar ist. Hierdurch wird die Auswahl einer passenden Topologie aus einer Bibliothek deutlich erleichtert und beschleunigt. Das Ergebnis der integrierten Initialdimensionierung bietet zudem einen guten Startpunkt für anschließende Optimierung, wodurch zeitaufwändigen Simulationen vermieden werden können.
Durch seinen modularen Aufbau ist der EDADB-Manager gemäß weiterer Anforderungen ausbaubar. Zusätzliche Algorithmen können in Form von Plugins integriert wer- den.
Seine Anwendung wurde erfolgreich an verschiedenen Schaltungen erprobt. Auch eine Portierung zwischen PDKs verschiedener Hersteller wurde bereits erfolgreich durchgeführt.
6 Literatur
[1] Gielen, G.; Rutenbar, R.: Computer-Aided De- sign of Analog and Mixed-Signal Integrated Cir- cuits, Proceedings of the IEEE, Vol. 88, No. 12, Dezember 2000
[2] Martens, E; Gielen, G.: High-Level Modeling and Synthesis of Analog Integrated Systems, Springer 2008
[3] V. Boos: EDADB - eine Infrastruktur zur Do- kumentation und Wiederverwendung von Schal- tungstopologien, DASS, 2010
[4] Sobe, U.: Analog IP Porting by Topology Con- version and Optimization, IP-ESC09 Confer- ence, 2009
[5] WiCkeD, MunEDA GmbH, www.muneda.com [6] Virtuoso NeoCircuit, Cadence Design Systems,
Inc, www.cadence.com, 2011
[7] Eldo Optimizer, Mentor Graphics, www.mentor.com, 2011
[8] Arsyn, Orora Design Technologies, Inc., www.orora.com, 2011
[9] Boos, V.: Strategien zur Initialdimensionierung von analogen Schaltungen, ANALOG´08, Sie- gen/Germany, 2008
[10] Höppner, S.; Görner, J.; Henker, S.; Schüffny, R.; Graupner, A.: A Lookup Table Flow for Analog Design Automation, ANALOG´10, Er- furt/Germany, 2010
[11] Höppner, S.; Henker, S.; Schüffny, R.; Graupner, A. :A fast method for Transistor Circuit Voltage Range analysis using linear programming, Mixed Design of Integrated Circuits and Systems (MIXDES), June 2010
[12] www.cadence.com [13] www.muneda.com
[14] V. Boos, J. Nowak, S. Henker, S. Höppner:
Strategies for Initial Sizing and Operating Point Analysis of Analog Circuits, DATE 2011, Gre- noble, France
