Charged Device Model (CDM) ESD in ICs Physics, modeling, and circuit simulation

ETH Library

Charged Device Model (CDM) ESD in ICs

Physics, modeling, and circuit simulation

Doctoral Thesis Author(s):

Etherton, Melanie Publication date:

2006

Permanent link:

https://doi.org/10.3929/ethz-a-005174532 Rights / license:

In Copyright - Non-Commercial Use Permitted

This page was generated automatically upon download from the ETH Zurich Research Collection.

For more information, please consult the Terms of use.

Diss. ETH No. 16354

Charged Device Model

(CDM) ESD in ICs:

Physics, Modeling, ^and

Circuit Simulation

A dissertationsubmitted

to

the

SWISS FEDERAL INSTITUTE OF TECHNOLOGY ZÜRICH

for the degree ^of

Doctor of TechnicalSciences

presented by

MELANIE ETHERTON

Dipl.-Lng., Friedrich-Alexander University Erlangen-Nur _emberg

born 05. April ¹⁹⁷⁶

Citizen of Germany

accepted

^on

^the recommendation of Prof. Dr. Wolfgang Fichtner, ^examiner

Dr. Wolfgang Stadler, co-examiner

2006

Abstract

As ^a result of

technology scaling

^{and the}

broadening

of automated

handling

ⁱⁿ

production,

^{failures in} TCs caused

by Charged

^Device

Model

(CDM)

Electrostatic

Discharge (ESD)

^{are an}

increasingly

^im¬

portant reliability

^issue.

Today,

^a

significant portion

of ESD field returns are due to

damages originating

^{fromCDMstress. To becom-}

petitive

^{in the fast}

moving

semiconductor

industry, companies

^have

to

design

^{ICs which meet} state-of-the-art

requirements

^{for CDM ro-}

bustness^ontheone hand and ensurefirst Silicon success on theother.

Computer

^Aided

Design (CAD)

modeis and tools

support

ⁱⁿ

fulfilling

these

requirements.

^The

goal

of this thesis isto

providecomprehensive

informationfor

coping

^{with the}

challenges

^{of accurate}CDM circuit Simulation.

In case of a CDM

event,

^the

charge

carriers which are

dispersed

over the

complete

^{IC and}

package discharge through

^the

path

^{with the}

lowest

impedance. Apart

^frompower bus and

protection devices,

^this

path

^{can lead}

through

Substrate and other

parasitic physical layers.

The relevance of these

parasitic

^{elements for} CDM circuit Simulation is

demonstrated

in this thesis.

Also,

the behavior of ICs

during

^CDM

discharges

^is

strongly

^affected

by

^the

package.

^{This is}

primarily

^at-

tributable to the

package capacitances

which form the main

charge

sourcefor a CDM event. Due to the

high frequencies

associated with such

events,

^the

discharge

^{behavior is} also influenced

by

^{the induc-}

tive, capacitive

^andresistive

parasitics

^of

package

^{and CDM}

measuring equipment.

^The

high

electric fields between the CDM fester

pin

^and

the IC

pin

^can result in ^a

discharge

^are which reducesthe rise time

VU1

and the

amplitude

^{of the}

discharge

^{current. This} work introduces

approaches

^for

modeling

all these elementsand demonstrates that ^ac-

counting

^{for them in the Simulation}

_setup

is essential for

achieving

correct Simulationresults.

When_pn

junctions

^{are biasedwith fast transientcurrent}

signals,

^a

voltage

^{overshootcan occur acrossthese devices. In} forward

bias,

^this

effectisknown ^as forward _recoveryeffect. The

impact

^ofthis effect^on the CDM behaviorof devices is

investigated

^with measurementsand device Simulation.

Compact

^modeisthat reflectthis transientturn-on

behavior

effectivcly

^are

presented.

^{In reverse}

bias,

^an increase of the breakdown

voltage

of reversedbiased pn

junctions

^{can beobservedfor}

trigger pulses

^with

voltage slopes

ⁱⁿ the CDM time domain. The

phys¬

ical mechanism

causing

^the

delayed

^{breakdown is}

investigated.

^The

relevance of this effectfor the behaviorofICs

during

^CDM

discharges

is discussed.

A

newly developed

^{automated method for}

extracting transient, high-current

^model

parameters

for circuit Simulation of CDM ESD

events is

presented.

^The

procedure

^is

performed

with transient

Sig¬

nals obtained from

very-fast

^TLP

(Transmission

^Line

Pulse)

^measure¬

ments. This method utilizes the maximumachievable _aecuraeyof the

currently

available characterization

methods,

^{whichreachtheir limits}

in theCDMtime and current domain.

Hence,

^the

proposed

^methodis

suitable for

determining parameters

^of

compact

^modeisthat include CDM

specific

^device

physical

^effects.

The

applicability

^{of the}

proposed

CDM Simulationmethod for_pre-

dicting

the CDM behaviorofICs

correctly

^{is evaluatedwith two case}

studies in different ^smart power process

generations. First,

^{a CDM}

specific

^{failure mechanism was}

investigated

^{for an}

input protection

strueture in ^a 0.8 u-in

technology.

^{CDM tests revealed}

_unexpected dependency

^{of the} CDM robustness^on

design

variations. This work demonstrates that the

complex,

^CDM

specific

failure mechanism^can be

reproduced accurately

^{with circuit} Simulation.

Comparison

^with

device Simulationand measurement results showed that ^even the fail¬

ure levels ^can be determined

correctly

with circuit Simulation. Sec-

ondly,

^the

capability

^of

proposed

^{Simulationmethod to}

predict

^the

CDM robustnessof

integrated

^{circuits is} verified for variationsof ^an

IX

ESD evaluation circuit in a 0.35um

technology.

These circuits ^were

designed

^{to enable the}

analysis

^and

optimization

^{of ESD}

protection strategies

^{in an}

early design phase during

^the introduction of ^{a new}

technology.

^Detailedcross-checks are

performed

^{betweenCDMtests}

of different

design

variations and the

corresponding

results derived from circuit Simulation. Failure modes and locations which ^were de- termined

using

^results from functional measurcments are confirmed with failure

analysis.

^{From these}

results,

the conclusioncan be drawn that

by employing

^the

proposed

^{CDMSimulation}

method,

weak circuit elements^can be discovered and corrected before Silicon is available.

Zusammenfassung

In der Halbleiterindustrie findet eine fortwährende

Reduzierung

^von

Strukturgrössen

^statt.

Gleichzeitig

^{nimmt die} automatisierte Ferti¬

gung und

Bestückung

^{von ICs zu. Dies führt}

_dazu,

^{dass Elektro¬}

statische

Entladungen

^{nach dem}

Charged

Device Model

(CDM)

^für

zukünftige Technologien

^ein

wichtiges Zuverlässigkeitsproblem

^werden

können. Schon heute ist einbeachtlicher Anteil der ESD-Feldausfälle auf Schädenim IC

zurückzuführen,

^{die durch}

CDM-Entladungen

^ver¬

ursacht wurden. Um in der sich rasch entwickelndenHalbleiterindus¬

trie

wettbewerbsfähig

^zu

bleiben,

^{müssen Firmen in der}

Lage sein,

die

CDM-Festigkeit

^von ICs abzusichern.

Gleichzeitig

^{sollten schon}

mit dem ersten Entwurf voll

funktionsfähige Designs

^{erreicht wer¬}

den,

^{die alle}

Spezifikationen

^erfüllen.

Computerunterstützte

^Ent¬

wurfswerkzeuge (Computer

^Aided

Design, CAD) ermöglichen

^{es, diese}

Anforderungen

^{zu erfüllen.}

Allerdings

^{ist eine} korrekte und ^aus¬

sagekräftige CDM-Schaltungssimulation

^eine

anspruchsvolle Aufgabe.

Ziel dieserArbeit ist _es, alle Methoden

bereitzustellen,

^{diezur Bewäl¬}

tigung

^dieser

Herausforderung notwendig

^sind.

Während einer

CDM-Entladung

^{werden alle}

Ladungsträger,

^die

über dem

gesamten

^{IC und} dessen Gehäuse verteilt

sind,

^{über den}

Pfadmit der

niedrigsten Impedanz

entladen. DieserPfadkann neben

Versorgungs-

^und

Masselcitungen

und ESD-Schutzelementendurch das Substrat oder

andere, parasitäre

Halbleiterschichten führen. In dieser Arbeit wird

gezeigt,

^{dass die}

Berücksichtigung

dieser Faktoren

unabdingbarist,

^um

aussagekräftige Simulationsergebnisse

^{zu erzie¬}

len. Auch das Gehäuse beeinflusst das Verhalten ^von

integrierten

xn

Schaltungen

während einer

CDM-Entladung ^stark,

^{da die Gehäuse¬}

kapazitäten

^die

Hauptquelle

^{für die}

Ladungen bilden,

die während einer

CDM-Entladung

^fliessen.

Aufgrund

^{der hohen}

Frequenzen,

^die

damit verbunden

sind,

^{haben die}

induktiven, kapazitiven

^{und resis-}

tiven

Gehäuseparasiten

^{und die}

parasitären

Anteile der CDM-Mess- technik einen grossenEinfluss auf das Entladeverhalten.Dazu

kommt,

dass die hohen elektrischen

Felder,

^die zwischen dem

Entladepin

^des

CDM-Testers und dem zu testenden IC-Pin

auftreten,

einen Funken¬

überschlag

^zur

Folge

haben können. Dieser

begrenzt

^{den Maximal¬}

strom und die

Anstiegszeit

des Entladestroms. In dieser Arbeit ^wer¬

den

Vorgehensweisen

^zur

Modellierung

dieser Elementebeschrieben.

Ausserdem wird

gezeigt,

^dass diese für die Simulation

berücksichtigt

werden müssen ^um relevante

Ergebnisse

^{erzielenzu können.}

Wenn

/m-Ubergänge

^{mit sehr schnellen} transienten

Strompulsen

betrieben

werden,

^{kann über diesen ein hoher}

Spannungsabfall

^auf¬

treten. Für den Vorwärtsbetriebist dieser Effekt bekannt als Forward

Recovery Effect.

^In dieser Arbeit wird die

Auswirkung

^{diesesEffekts}

aufdas Verhalten^von Bauelementenwährend

CDM-Entladungen

^un¬

tersucht. Dazu werden die Resultate^von

Messungen

in diesem Strom- und Zeitbereich ^an verschiedenen Bauelementenbetrachtet. Ausser¬

dem werden die

Ergebnisse physikalischer

Bauelementsimulationen

an

ausgewählten

Bauelementen

gezeigt.

^{Es werden}

Kompaktmodelle vorgestellt,

^die das transienteEinschaltverhaltenderBauelementeef¬

fektiv nachbilden. Im Rückwärtsbetrieb kann ein

Anstieg

^{der Durch-}

bruchspannung

^von

pn-Übergängen

^beobachtet

werden,

^{wenn diese}

mit

Signalen

^mit CDM-älmlichen

Anstiegszeiten

betrieben werden.

Der

physikalische Mechanismus,

^{der diesen}

verzögerten

^Durchbruch

verursacht,

^wird untersucht. Die

Auswirkung

dieses Effektes auf das VerhaltenvonBauelementenwährend

CDM-Entladungen

wird disku¬

tiert.

Darüber hinaus wird in dieser Arbeit eine verbesserte Methode

zur Extraktion ^von Parametern für die

CDM-Schaltungssimulation vorgestellt.

^Das Verfahren erlaubt die

Beschreibung

^des

dynamischen

Grosssignal

^{Verhaltens von} Bauelementen im Zeitbereich von CDM.

Hierfür werden die transienten

Signale

^{aus very}

fast

Transmission Line Pulse

(TLP) Messungen

^{verwendet.Tri der}

vorgestellten

^Meth-

Xlll

ode wird das Potential der aktuell

verfügbaren Messmethoden,

^dieim

CDM-Zeit- und -Strombereich ^an ihre Grenzen

stossen, ausgenutzt.

Dieses

Vorgehen

erlaubt die Extraktion ^von Parameternfür

Modelle,

die das transiente CDM-Verhalfen^vonBauelemeten

wiedergeben.

Die Anwendbarkeitder

vorgestellten

Simulationsmethodik ^zurBe¬

stimmung

^des CDM-Verhaltens ^von ICs wird anhand ^von zwei Fall¬

studien

belegt.

^Die dafür verwendeten

Beispielschaltungen

^{sind in}

zwei Generationen eines Smart Power Prozesses

implementiert.

^Zu¬

nächst wird der

CDM-spezifische

Ausfallmechanismuseiner

Eingangs¬

schaltung untersucht,

^{die in einer 0.8} /j,rn

Technologie implementiert

ist. CDM Tests ^an verschiedenenVariantendieser

Schaltung zeigten

eine unerwartete

Abhängigkeit

^{der CDM}

Festigkeit

^von

Designvaria¬

tionen. In dieser Arbeit wird

bestätigt,

^{dass der}

komplexe,

^CDM

spezifische Ausfallmechanismus

mit

CDM-Schaltungssimulation

^nach¬

vollzogen

werden konnte.

Vergleiche

^mit

Ergebnissen

^aus

physikalis¬

cher Bauelementsimulation und ^ausder

Analyse

^der CDM-Tests bele¬

gen, dassauchdieCDM

Ausfällschwellen

^korrekt

reproduziert

^werden

können.

Alszweites

Beispiel

^wird

gezeigt,

^{dass die}

vorgestellte Simulations¬

methodik die korrekte

Bestimmung

^der

CDM-Festigkeit

^einer

integri¬

erten

Schaltung ermöglicht.

Die untersuchte

Schaltung

^{wurde entwor¬}

fen,

^umESD-Schutzstrukturenund

Konzepte

^{in einer}frühenEntwurfs¬

phase

während der

Einführung

^einerneuen

Technologie

^{evaluieren zu}

können. Diese

ESD-Evaluierungsschaltung

^{wurde in einer 0.35um}

Smart-Power-Technologie implementiert.

Die erzielten Simulation¬

sergebnisse

^{werden für alle} untersuchten

Designvarianten

^{anhand von}

Messungen überprüft. Physikalisehen Fehleranalysenbestätigen

^die

aus funktionalen

Messungen

ermittelten Fehlerartenund -orte. Diese

Ergebnissen belegen,

^{dass durch die}

Anwendung

^der

vorgestellten

Simulationsmethodik empfindliche Schaltungsgebiete

und -anordnun- gen

aufgedeckt

^{werden können. Auf diese Weise} können diese kor¬

rigiert werden,

bevor Silizium

gefertigt

^wurde.